Implementación de controladores de memoria DDR3 de alta velocidad en un FPGA de rango medio
Implementar un controlador de memoria DDR3 de alta velocidad y alta eficiencia en un FPGA es una tarea formidable. Hasta hace poco, solo unos pocos FPGA de alta gama (léase: caros) admitían los bloques de construcción necesarios para interactuar de manera confiable a dispositivos de memoria DDR3 de alta velocidad. Sin embargo, se está desarrollando una nueva generación de FPGA de rango medio.
Este documento blanco examina los desafíos de diseño y cómo una familia FPGA particular, la LatticeECP3, puede facilitar el diseño del controlador de memoria DDR3.
Descargue este documento técnico para obtener más información.
Leer más
Al enviar este formulario usted acepta Lattice Semiconductor Corporation contactarte con correos electrónicos relacionados con marketing o por teléfono. Puede darse de baja en cualquier momento. Lattice Semiconductor Corporation sitios web y las comunicaciones están sujetas a su Aviso de Privacidad.
Al solicitar este recurso, usted acepta nuestros términos de uso. Todos los datos son protegido por nuestro Aviso de Privacidad. Si tiene más preguntas, envíe un correo electrónico dataprotection@techpublishhub.com
Categorías relacionadas: Componentes, Fuerza
Más recursos de Lattice Semiconductor Corporation
Gen2 Serial Rapidio y FPGA de bajo costo de b...
Como los requisitos de ancho de banda para aplicaciones como el procesamiento inalámbrico, Wireline y Medical/Imaging continúan cultivando diseñ...
Diseño de baja potencia
El consumo de energía se está convirtiendo en una variable cada vez más importante cuando se trata de calcular la huella OPEX y el carbono para ...
Diseño práctico de CPLD de baja potencia
Cualquier ingeniero involucrado con productos portátiles o portátiles sabe que minimizar el consumo de energía es un requisito absoluto para los...
