Implementación de controladores de memoria DDR3 de alta velocidad en un FPGA de rango medio
Implementar un controlador de memoria DDR3 de alta velocidad y alta eficiencia en un FPGA es una tarea formidable. Hasta hace poco, solo unos pocos FPGA de alta gama (léase: caros) admitían los bloques de construcción necesarios para interactuar de manera confiable a dispositivos de memoria DDR3 de alta velocidad. Sin embargo, se está desarrollando una nueva generación de FPGA de rango medio.
Este documento blanco examina los desafíos de diseño y cómo una familia FPGA particular, la LatticeECP3, puede facilitar el diseño del controlador de memoria DDR3.
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